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  1. #5771
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    引用 作者: psycho 查看文章
    [恕刪]
    不過話說回來,『據你所知』,沒有任何人質疑過 ian's 的聲底??這個................連同下面樂之邦的問題一起討論。
    教授您好,目前小弟還沒聽說有人質疑過Ian's Fifo的聲底。

    引用 作者: psycho 查看文章
    [恕刪]
    我猜測其產品何以能成為世界第一,理由有下:

    第一、交換式電源的演算法。研究了一下交換式電源,發現論文級的交換式電源或d類放大,甚至是使用cpu去針對市電進行運算。換句話說,如果有 dc-dc的交換式電源(或D類放大)的獨家演算法,就可能外表只是小小一個、供電能力卻形同1500W。一直以來我對樂之邦的產品,都是『只吃電腦的5V就比別人外接1500W還更有力』,推想一定是內部DC/DC有獨門密技。

    第二、I2S 的內部對齊演算法。這個就是 BC大魔王 給我的啟發了! 來自物理上不同的電路,一條是資料,一條是時脈。兩個資料要如何保證絕對是『同時送出去』?就算重新改編成SPDIF,要怎麼保證SPDIF的每段資料都是同時而均等的?

    從工程科技上,會認為『同時』就是0.00000000000000000000001 NS 的誤差就叫逼進同時。

    從知覺心理學上,只要『同時』的誤差是『某個常態分配』且平均值為0,知覺系統就可以絕對性地腦補成『0誤差』。

    而樂之邦是用了什麼神奇的演算法才能保證連改編成SPDIF都比人家原汁原味的I2S還要更『同時』?那就只有其內部人員才知道了!其實以我的類神經網路模型實力,要建構一個知覺心理學上『0誤差』的I2S或SPDIF產生器實在太簡單!不過,這樣的一個USB DDC,需要『半個房間大』的『小型伺服器』再加『平行式ANSI C系統』才能跑類神經網路,成本大概新台幣三百萬元以上..........
    [恕刪]
    關於類神經網路相關的討論,arnoldonomics兄已經說得非常清楚了,小弟也就不再贅述。

    小弟確認過DT2裡面完全沒有任何特別的dc-dc晶片,而且小弟也認為樂之邦不會花成本去開發各晶片大廠已經非常成熟的dc-dc產品。

    Ian's Fifo用來對齊I2S訊號的,就是波型整形晶片74374,標準的八通道D-type flip-flop。
    只要晶片頻寬夠,不需要任何演算法就可以對得很好。
    已經用到Potato Semi GHz級的74374,應該很難找到比這個晶片對得更整齊的商業級/消費級方法。

    而SPDIF的編碼方式,讓SPDIF訊號從輸出的那一刻起,就註定不準了。
    此篇文章於 2020-08-06 04:55 PM 被 bchsieh 編輯。

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  3. #5772
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    引用 作者: arnoldonomics 查看文章
    [恕刪]
    小弟倒是有些好奇樂之邦DT2的量測結果會如何? 不曉得bchsieh兄有沒有測過~
    [恕刪]
    arnoldonomics兄您好,小弟有好幾顆熱情網兄贊助給小弟研究用的DT2,但全是燒掉的,還沒時間整理維修,所以目前還沒辦法測..
    不只是DT2,欠教授好幾年的排插、gangster.tank兄的SC-cut時鐘、 還有一些其他朋友委託維修的東西,全都還擱在那裡.. Orz..
    真希望一天有48小時可以用..

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  5. #5773
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    引用 作者: psycho 查看文章
    兩張短笛是不同的錄音,我又沒有你這張唱片,這樣子無法判斷你現在的rip水準啦!要使用相同的錄音才行!
    教授我知道是不同錄音啦,要請您測試的是,這張唱片究竟是「演奏水準」不佳還是「錄音水準」不佳。
    還是我的rip沒問題所以無上述這兩個問題。

    引用 作者: psycho 查看文章
    基本上廠商公布的理論真的看看就好!我支持樂之邦的產品,從來都不是根據他們的說辭,而是基於使用者的普遍反應、猜測可能的結果,最後買下來真槍實彈地賭下去!然後就中獎了。當然,踩到雷的回首一看己經堆到天花板...........
    偷偷跟教授匯報,有人在樂之邦論壇問DT3進度,客服六號完全不理,我覺得中國今年遭遇一堆天災人禍,北京樂之邦或許有受到影響,難產..
    而且我很好奇XMOS的xu208究竟有何厲害之處,真的不想一直被樂之邦這種DDC綁架...。

    引用 作者: bchsieh 查看文章
    arnoldonomics兄您好,小弟有好幾顆熱情網兄贊助給小弟研究用的DT2,但全是燒掉的,還沒時間整理維修,所以目前還沒辦法測..
    不只是DT2,欠教授好幾年的排插、gangster.tank兄的SC-cut時鐘、 還有一些其他朋友委託維修的東西,全都還擱在那裡.. Orz..
    真希望一天有48小時可以用..
    bchsieh兄沒提起,我都忘記時鐘的存在了
    不過那顆時鐘我不想要了,bchsieh兄有沒有測都沒差,看是要留下來或送給別人都可以。

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  7. #5774
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    引用 作者: arnoldonomics 查看文章

    【恕刪】

    另外教授覺得以DAC來說,對數位訊號品質/DDC敏感是好事還是壞事? 小弟問過讀IC設計的朋友,DA晶片在設計時應該是沒在考慮/要求輸入要是理想方波的 discrete R2R架構還比較有可能在這方面比較要求 (不過小弟覺得如果連TDA1541的spec都沒達到的話,discrete R2R實在沒什麼意義... 更別提R2R架構晶片的巔峰 - PCM1704
    【恕刪】
    其實不只是設計DA,電路設計要是要求輸入輸出都是理想的方波,就不用量產了

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  9. #5775
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    教授您好,目前小弟還沒聽說有人質疑過Ian's Fifo的聲底。
    [恕刪]
    Ian's Fifo用來對齊I2S訊號的,就是波型整形晶片74374,標準的八通道D-type flip-flop。
    只要晶片頻寬夠,不需要任何演算法就可以對得很好。
    已經用到Potato Semi GHz級的74374,應該很難找到比這個晶片對得更整齊的商業級/消費級方法。
    [恕刪]
    沒聽說有人質疑過Ian's Fifo的聲底?那真是令人悲傷的答案...........

    『不需要任何演算法就可以對得很好。』,那麼請讓我好奇一下:原廠說會永遠提供更新固件,它的固件是在做什麼事?不管是對齊、還是pll、還是解碼,固件的好壞就是執行效率的好壞,一定會影響聲音!除此之外,還有什麼功能需要固件還贈送永久更新?真好奇!!.....

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  11. #5776
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    教授好,深藍和neural network 沒有任何關係,IBM的深藍西洋棋程式廣義上其實是窮舉法...
    [恕刪]
    音響業最致力於研究psychoacoustics的好像是Harmen International(好吧...三星(汗)? 不過研究成果應該主要運用在喇叭和耳機設計,還有空間校正演算法、虛擬環繞演算法等等,電子電路的東西應該比較少運用psychoacoustics。
    深藍是我記錯了,是alphago才對,人老了果然完蛋......但是arnoldonomics你對類神經網路的看法讓我大為吃驚就是.......

    至於 psychoacoustics 依我目前看來是沒有任何產品才對,可能我要求的太高階,像我先前提到:『知覺系統會自動產生超高頻 mask的現象』就沒有任何研究dsd播放的廠商意識到,明明這才是dsd播放『真正的』先天優於pcm的知覺優勢,但是這個高階的知覺心理學現象看起來沒有任何研究?或者廠商把它當成獨家秘方了??

    最後:DAC來說,對數位訊號品質/DDC敏感是好事還是壞事?

    老實說我看不懂這個問題?因為dac只有好聽或難聽,用我的嚴格角度就是『聲音正確』或『聲音加料(扭曲)』,它對數位訊號品質/DDC 是否敏感完全不重要啊??

    如果有 dac 真的達成 ian's fifo的理想,對數位訊號品質徹底不在乎,還是得問它的聲音能聽嗎?不然,我們根本不必用什麼 ian's fifo,我們只要使用電腦螢幕附贈的喇叭,保證任何數位播放聽起來通通都一樣........

    所以,我會先問問這台dac能不能通過我的殺音響考驗,然後才會在閒閒沒事時計較一下它是否對數位訊號品質/DDC敏感。我從來就沒有去在乎過 audiomat器材是否敏感,而是先發現它的聲音絕對正確,然後才『順便』發現xxxx的怎麼對數位播放這麼敏感?也許這數百個討論我的行文太強調對數位播放的敏感度了!....

    無論如何,聲音表現一定是第一要求!所以我才會對很多東東冷掉了......

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  13. #5777
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    沒聽說有人質疑過Ian's Fifo的聲底?那真是令人悲傷的答案...........

    『不需要任何演算法就可以對得很好。』,那麼請讓我好奇一下:原廠說會永遠提供更新固件,它的固件是在做什麼事?不管是對齊、還是pll、還是解碼,固件的好壞就是執行效率的好壞,一定會影響聲音!除此之外,還有什麼功能需要固件還贈送永久更新?真好奇!!.....
    教授您好,Ian's FIFO的firmware主要就是在控制FIFO,跟對齊完全無關。
    根據過去的firmware更新來看,就是增加支援的資料格式種類,以及增加支援的時鐘頻率範圍。

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    教授您好,Ian's FIFO的firmware主要就是在控制FIFO,跟對齊完全無關。
    根據過去的firmware更新來看,就是增加支援的資料格式種類,以及增加支援的時鐘頻率範圍。
    我看了一下 74374-M74HC374 的 data sheet,它的原理大概是:接收時脈,隨著時脈訊號而依次送出資料,所以可以把資料與時脈進行最嚴謹的對齊,沒錯吧?

    所以只要保證資料是最準確的,時脈也是最準確的,兩者的對齊就是目前為止最準確的。沒錯吧?

    先確定這一點,我再來提問題。

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  17. #5779
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    我看了一下 74374-M74HC374 的 data sheet,它的原理大概是:接收時脈,隨著時脈訊號而依次送出資料,所以可以把資料與時脈進行最嚴謹的對齊,沒錯吧?

    所以只要保證資料是最準確的,時脈也是最準確的,兩者的對齊就是目前為止最準確的。沒錯吧?

    先確定這一點,我再來提問題。
    資料不一定要準,但是時脈一定要準。
    只有當時脈從0->1時,資料才允許從1->0或是0->1。
    這是74374 D-type flip-flop的特性。

    加一張圖,應該就非常清楚了:
    (http://www.onmyphd.com/?p=flip.flop)
    flipflop.jpg
    此篇文章於 2020-08-07 12:19 AM 被 bchsieh 編輯。

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  19. #5780
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    引用 作者: bchsieh 查看文章
    資料不一定要準,但是時脈一定要準。
    只有當時脈從0->1時,資料才允許從1->0或是0->1。
    這是D-type flip-flop的特性。
    D-type flip-flop 看懂了,所以對齊不必任何演算法,ok!讚!!

    那麼問題就在於『資料』了,記得你跟我們解釋過,ian's fifo把資料存在自己的高速sram,再『同時進出』把sram的資料送出來,每個bit都是使用目前性能最高的供電晶片供電,所以每個bit的方波之slew rate都是最快的,沒錯吧?

    這裡總有『演算法』了吧?有一組程式進行上述的動作對不對?就是這個動作:

      把資料存在自己的高速sram,再『同時進出』把sram的資料送出來

    如果這個動作本身產生了JITTER,後面有 D-type flip-flop 會幫忙對齊,所以你才覺得固件不影響IAN'S FIFO的性能?
    此篇文章於 2020-08-07 12:23 AM 被 psycho 編輯。

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