明白了,重要的是不要在門檻跳動。
slew rate高,對應的就是rising time要低,bandwith要寬對吧?所以要選Ghz級的flip flop。
現在另一個問題,FPGA也有D flip flop,也常常用來輸出。查不到FPGA的flip flop帶寬,但是FPGA的輸出常常能達到幾百Mbps,甚至幾Gbps。所以用FPGA實現的SuperDSP,有沒有可能勝過potato的flip flop呢?
樂之邦還有一個黑科技,就是用SuperCLK消除時鐘抖動調整時鐘相位,而且SuperCLK也是FPGA實現的,可以直接輸出給SuperDSP,距離幾十nm。相比電路板上幾cm的走線,距離近了10^5倍。