SPDIF數位線影響音質的學理討論

[alex0715]

緣起是敝菜鳥讀到友站的一篇老戰帖, 一時興起做了點研究

http://www.myav.com.tw/bbs/showthrea...2&pagenumber=1

小弟菜鳥一隻, 對這個老話題先提供兩篇資料:

http://www.tnt-audio.com/clinica/diginterf1_e.html

http://www.sitime.com/support2/docum...easurement.pdf


<人耳對Jitter的敏感度>
根據第一篇文章, 100ns(peak to peak)的Jitter可以在100Hz的音頻頻率聽得出來. 然而10ps的數位線Jitter仍然可以在24KHz的頻率聽得出來.
10 ps (p2p) = 10/7.44 ps (rms) = 1.34 ps (rms), 是滿嚴苛的要求.

<SPDIF Jitter 成因>:
1.(Transmitter jitter): 電以近光速行進, 1ps 也只行進0.3mm. Source (CD, DDC….)裡的clock IC裡電信號在不同路徑傳輸的距離差(包含回授電路等),使得ps級的jitter很難避免. 甚至由於transformer的技術所限, 消費等級的輸出多是ns等級的rising time (不見得會造成jitter, 但有可能, 後敘). 拿掉transformer可以拿掉一個風險, , 但CD/CAT Ground上的noise也會帶到DAC的地, 造成另一個問題.
2.(Line induced jitter): 數位線本身的阻抗不匹配與頻率響應不完美, 造成波形扭曲.
3.(Interfering-noise induced jitter): SPDIF的數位線, 會受到外界電磁干擾.

對多數器材而言, 較好的數位線可以幫忙以上2/3點.

第2點(Line induced jitter)包含兩方面: 其一為阻抗不匹配造成的波形反彈. 每次反彈的強度比例為(SPDIF阻抗-75ohm)/(SPDIF阻抗+75ohm). 75ohm為SPDIF的標準阻抗, 假定Source跟DAC的輸出輸入都有按照標準實施. 假定SPDIF特性阻抗為90ohm, 兩次反彈後信號首次回到DAC端, 仍帶有振福的15/165/165=0.8%. 假定transformer的20%-80% rising time為25ns, 則約等於造成25ns/0.8%/(80%-20%)=333ps的jitter! 當然多次來回震盪的疊加要考慮SPDIF線長, 且特性阻抗會隨頻率改變, 真正影響多少要靠simulation tool才算得精準.

第2點(Line induced jitter)的第二面向, 是頻寬不足造成波形不像方波. 這點是否造成jitter很難講. 因為要看DAC接收端的第一級, 常常是個比較器的元件特性. 以最嚴苛的角度來要求, rising time即為jitter的worst case. 那麼把10ps jitter當作rising time, 作為對數位線頻寬的要求, 約為0.35/10ps= 35GHz. 目前的數位線多半沒標示. 朋友有網路分析儀的, 量量看自己的SPDIF數位線的頻寬有多少?

下一步的問題, 是SPDIF信號線即使不盡完美, 但會是系統的bottle neck嗎?

1. CD/DDC裡的transformer, 即使用RF等級2.7GHz頻寬的, rising time約0.6ns. 更別提消費音頻等級的transformer, 頻寬約在50MHz, Rising time約在25ns這數量級. Rising time不等於jitter, 但可視為Jitter的worst case, 因此可以做數量級的比較基準. 簡單來說, 從源頭的transformer就已經有可聽聞的jitter失真了, SPDIF線好壞只有對失真增大多少的差別.
2. DAC已經有PLL與buffer做asynchronous, SPDIF線內含的clock信號品質還會造成影響嗎? 這個是最大的爭議點.

理論上, 一切處理圓滿的話, asynchronous DAC能把前面幾級的jitter影響都阻絕掉, 只留下DAC自身PLL的intrinsic jitter. 那時就聽不出數位線的好壞了.

相關的設計可參考以下連結.
https://www.silabs.com/Support%20Doc...Docs/AN513.pdf

如果是最基本的一條SPDIF線同時帶音頻資料與clock, 則DAC的設計必須包含:

1. PLL裡的VCO(voltage controlled oscillator)要夠低噪, 使得loop filter 的設計頻寬盡量小. 這才能壓低SPDIF帶進來的jitter.
2. DAC裡的power/ground本身夠穩, PCB上的noise也不能感應進來. 而與SPDIF線相關的, 是shielding與ground的noise不能couple進DAC. 靠shielding接在接地盒, 與DAC輸入端的transformer之外, 應該要有更多的隔離設計.

至於DAC的de-jitter後, 到底把SPDIF線帶來的jitter壓抑了多少, 具體還是應該回歸以下連結的J-Test. 這也可以比較兩條SPDIF線的不同.

http://www.ap.com/kb/show/334

同場加映: 如何從震盪器的phase noise 換算jitter RMS
http://www.analog.com/media/en/train...als/MT-008.pdf

同樣的, DAC裡的clock電路很難做到完全沒jitter. 即使用原子鐘, 也只是把震盪器的phase noise從, 打個比方, -130 dBc/Hz @ 100Hz sideband 提升到 -150 dBc/Hz而已. 真的要靠砸大錢在DAC來解決SPDIF線的聽感差異, 還不如直接放棄SPDIF biphase-mark code的架構算了.

簡單總結:

1. 人耳對jitter帶來的失真異常敏感, 因此聽得出不同SPDIF線的聲音差別, 是學理可能的.
2. SPDIF線首重阻抗匹配, 再其次是頻寬.
3. 設計良好的DAC可以降低SPDIF線的影響.

小弟學識粗淺, 尚祈學兄與學姊(有嗎?)不吝賜教.

[Jules Ang]

人耳對訊號線的正反方向所帶來的失真有多敏感？

[alex0715]

人耳對訊號線的正反方向所帶來的失真有多敏感？

小弟沒這方面的實務研究,僅能從學理上推斷.
訊號線用正反方向, 相當於電路學上, 反向訊號線(傳輸線)的阻抗矩陣為其跟隨矩陣.
即, 若原本阻抗矩陣為[Z11,Z12,Z21,Z22]
則反向為[Z22,Z21,Z12,Z11]
兩個矩陣的行列式(determinant)與矩陣範數(norm)相同.
故正反向對信號的振幅的影響, 機率上是一樣的.
影響聽感的是相位. 理論上, 跟完全沒訊號線(即訊號線長度=0)比起來,
如果有信號線時的相位差異的強度為1,
則反向信號線時的相位差異的強度也為1, (但兩個1的方向可能完全不同)

但正向與反向兩者聽起來的差異, 數學上, 為根號2.

簡單說, 聽得出線是正放還是反放的機率, 大於聽得出是否多放了這條線的機率,但小於聽出不同線的機率.